本稿では、FaRAccelという新たなFPGA加速アーキテクチャを提案し、ビットフリップ攻撃（BFA）に対するトランスフォーマーモデルの耐性を向上させる手法について述べています。FaR手法は、線形層のダイナミックな再配線を通じて重要なパラメータを難読化することでBFAに強い耐性を示しますが、パフォーマンスとメモリのオーバーヘッドが課題でした。FaRAccelは、再構成可能なロジックを用いて動的な活性化の再経路化を実現し、軽量な再配線設定のストレージを組み込むことで、低遅延の推論を可能にします。評価の結果、FaRAccelは、元のFaR手法の堅牢性を維持しつつ、推論遅延を大幅に削減し、エネルギー効率を改善しました。この研究は、トランスフォーマーにおけるBFAへのハードウェア加速による初めての防御手法を提供しています。